High-level specification and efficient implementation of pipelined circuits

M. C. Marinescu, M. Rinard

Producció científica: Capítol de llibreContribució a congrés/conferènciaAvaluat per experts

5 Cites (Scopus)

Resum

This paper describes a novel approach to high-level synthesis of complex pipelined circuits, including pipelined circuits with feedback. This approach combines a high-level, modular specification language with an efficient implementation. In our system, the designer specifies the circuit as a set of independent modules connected by conceptually unbounded queues. Our synthesis algorithm automatically transforms this modular, asynchronous specification into a tightly coupled, fully synchronous implementation in synthesizable Verilog.

Idioma originalAnglès
Títol de la publicacióProceedings of the ASP-DAC 2001
Subtítol de la publicacióAsia and South Pacific Design Automation Conference 2001
EditorInstitute of Electrical and Electronics Engineers Inc.
Pàgines655-661
Nombre de pàgines7
ISBN (electrònic)0780366336
DOIs
Estat de la publicacióPublicada - 2001
Publicat externament
EsdevenimentAsia and South Pacific Design Automation Conference 2001, ASP-DAC 2001 - Yokohama, Japan
Durada: 30 de gen. 20012 de febr. 2001

Sèrie de publicacions

NomProceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC
Volum2001-January

Conferència

ConferènciaAsia and South Pacific Design Automation Conference 2001, ASP-DAC 2001
País/TerritoriJapan
CiutatYokohama
Període30/01/012/02/01

Fingerprint

Navegar pels temes de recerca de 'High-level specification and efficient implementation of pipelined circuits'. Junts formen un fingerprint únic.

Com citar-ho